二极管是一种常用的电子元器件，它在ESD（静电放电）防护中扮演了重要的角色。二极管的主要作用是允许电流只在一个方向流动，而阻止电流在另一个方向流动。

在ESD防护中，二极管通常被用作"钳位"设备，用于限制电压的上升，防止电压超过设备能够承受的最大值。在ESD事件中，电压可能会瞬间升高到很高的水平，如果没有适当的保护，这可能会导致设备损坏。

二极管的工作原理是，当电压低于二极管的导通电压时，二极管处于关闭状态，不会有电流流过。然而，一旦电压超过二极管的导通电压，二极管就会导通，允许电流流过。这样，二极管就可以将电压"钳位"在一个相对安全的水平，防止电压过高。

在ESD防护中，通常使用特殊的二极管，称为ESD保护二极管或TVS（瞬态电压抑制）二极管。这些二极管被设计为在极短的时间内响应，能够处理高电流，并且具有低电容，这使得它们特别适合用于ESD防护。

总的来说，二极管在ESD防护中的主要作用是限制电压的上升，防止电压超过设备能够承受的最大值。

二极管在早期IC电路的ESD防护中一直扮演着重要角色。即便现在二极管依然在ESD防护中发挥着重要的作用。这期就讲一下二极管在ESD防护中的作用。在ESD防护中所应用的二极管分为两种：一种为二极管器件，一种为寄生二极管。这一期先讲一下二极管器件。

早期工艺都是使用单个反偏二极管作为ESD防护器件。但是这种设计方法只适用于大线宽工艺。随着工艺的进步，现阶段的ESD防护策略已经不建议二极管反偏击穿泄放ESD电流，因为现在的工艺下需要更大面积才能避免二极管发生热击穿。（随着线宽的减小热击穿与雪崩击穿的界限也愈加模糊） 一.端口的ESD防护 现阶段二极管通常与GCNMOS一起构成ESD防护网络，二极管应用于端口，GCNMOS作为Power Clamp，具体电路如下图所示。

图一.二极管+GCNMOS ESD网络工作原理图。 整个ESD网络的工作原理如图所示，整个网络中，二极管都工作在正向导通的情况下。通过二极管将IO端口的ESD泄放到VDD-Rail上，亦或是将GND-Rail上的ESD电路泄放到IO。当ESD电流进入VDD-Rail，RC触发单元开启NMOS沟道，形成泄放通路。（Power Clamp 只能被VDD-Rail上的ESD触发开启，具体细节可看前几期浅谈GCNMOS ）如下图所示，笔者还见过另外一种ESD网络。

图二.二极管+GGNMOS ESD网络工作原理图。 图一的ESD网络属于频率触发机制，而该ESD网络属于电压触发机制。端口到GND的泄放路径的Trigger Voltage为正偏二极管+ GGNMOS，这种设计会提升ESD网络的Trigger Voltage。一般用于多电压域共地电路，如果多电压域采用GCNMOS作为Power Clamp，那么每个电压域都需要一个RC触发电路，面积不划算。 二.Gate Clamp 还可以用二极管实现Gate Clamp 技术。该技术简而言之就是使用二极管将MOS管的源/漏与栅端进行连接，利用二极管的钳位特性保护易出现失效的MOS管。

图三.Gate Clamp应用实例。 通过控制二极管串的数量，调整Gate Clamp的Design Window使其在正常工作时关闭，发生ESD时开启。要求其开启电压要大于Absolute Max的1.1倍，小于栅漏的BreakDown Voltage 。从而实现对Main driver中NMOS的保护。

图四.LDO中Gate Clamp的应用。 另外笔者也对电源管理芯片中LDO的功率管设计过Gate Clamp技术，因为使用场景中VDD上会存在浪涌，为了保护LDO的功率管，在PMOS的源端与栅端连接了二极管串。通过控制二极管的数量，确保正常工作时VDD与误差放大器的压差无法开启Gate Clamp。当VDD发生浪涌时，通过Gate Clamp钳住功率管的VGS，起到保护的作用。（这个方案后续作废了，这里只是为从ESD保护的角度为读者提供思路，便于理解。） 三.二极管串 二极管串也可以作为Power Clamp，如图所示。

图五.二极管串及刨面图。

使用二极管串作为Power Clamp的工作原理与Gate Clamp类似，通过调整二极管的数量，控制二极管串的开启电压位于Design Window内。但是这种设计目前有两个弊端：

1.二极管是典型的Non-Snap-Back器件，其开启后IV特性还会表现出一定斜率，所以其防护性能不如GGNMOS等Snap-Back型器件。

2.二极管串与衬底间存在寄生三极管，会构成达林顿组态，从而导致开启电压的进一步降低。为了保持足够高的开启电压，需要串联更多的二极管，但是更多的二极管又会增强达林顿组态。所以二极管串作为Power Clamp的设计并不多见。

四.Locos-Bound 二极管与Polysilicon-Bound二极管 常见的二极管都是STI或者LOCOS作为隔离结构，但是现阶段为了提高ESD能力，出现了以Poly作为隔离结构的Polysilicon-Bound，具体如图所示。

图六.Locos-Bound diode与Polysilicon-Bound diode。 Locos-Bound diode阴极与阳极有源区间采用LOCOS作为隔离结构，而Polysilicon-Bound diode阴极与阳极间采用多晶硅作为隔离结构。后者具有更加优秀的电流承载能力与更小的开启电阻，Polysilicon-Bound diode的二次击穿电流It2与开启电阻Ron都优于传统Locos-Bound diode。

图六.Locos-Bound diode与Polysilicon-Bound diode IV曲线对比。

图七.Locos-Bound diode与Polysilicon-Bound diode 开启电阻对比。

图八.Locos-Bound diode与Polysilicon-Bound diode电场分布图。 无论Locoss-Bound diode还是STI-Bound diode都会因为氧化物隔离而在有源区边缘引入应力，从而造成晶格适配形成势垒，使得电场在有源区与隔离的接触面更为集中。另一方面氧化物隔离的存在会使得电场线分布更加密集。反之，Polysilicon-Bound diode 整个N-Well较为均匀，晶格缺陷与位错较少。电场分布均匀，且电场线在有源区边缘也较为均匀。这使得Polysilicon-Bound diode具有均匀的电场分布和更加优秀的载流子迁移率。更为直观解释便是Polysilicon-Bound diode的载流子迁移路径更短（不需要绕过氧化物隔离），阱电阻更低，所以过电流能力强，开启电阻低。但是相对的，Polysilicon-Bound diode的击穿电压会略低于Locos-Bound diode（从数据上看差距并不明显）。

同时得益于器件内异质结电容的减少（异质结容值较小，只对ps级别的CDM放电产生影响），Polysilicon-Bound diode表现出更优异的CDM防护性能。如图所示，Polysilicon-Bound diode在VFTLP下的过冲电压远低于Locos-Bound diode，同时其对高频CDM具有良好的开启时间。

图九.Locos-Bound diode与Polysilicon-Bound diode在VFTLP下的过冲电压。

图十.Polysilicon-Bound diode在VFTLP不同上升脉冲下的过冲电压与开启时间。 针对CDM放电，开启时间的重要性远大于泄电流能力。所以Polysilicon-Bound diode针对CDM放电具有更加优异的表现。目前笔者所接触的国产工艺中还没有见过Fab提供Polysilicon-Bound diode的标准单元，可能SMIC的先进工艺会提供该二极管的pdk。相较于SCR笔者认为这种二极管推广难度更低，也确实能在一定程度上提高ESD性能。