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被淘汰的FinFET 5nm之后的芯片该如何制造
文章来源:未知         发布者:admin   发布日期:2021-08-25   浏览次数:

电子发烧友网报道(文/周凯扬)自去年起,台积电和三星等晶圆代工厂纷纷推出了5nm的工艺,如今更是在钻研5nm以下的先进制程。但制程的提升不单单只靠EUV光刻机就能轻易实现的,短沟道效应使得传统的FinFET技术已经满足不了更高的半导体工艺。

目前的工艺水平在深度学习图形分析等基础AI应用上已经可以满足要求,但在神经形态芯片和量子计算上,仍需要更先进的制程来提供支持。面对这些挑战,三星、台积电和英特尔纷纷选择了GAA技术来突破这一壁障。

 

GAA何时面世?

三星在2019年就公布了其GAA 技术MBCFET,并发布了初版PDK。GAA结构进一步提到了栅极与沟道之间的接触面积,并支持垂直堆叠的方式来获得更强的载流能力,而非像FinFET一样横向堆叠鳍片。

三星也同时宣布,将在3nm工艺节点引入GAA技术。根据三星给出的PPA数据,先进节点的MBCFET与7nm的FinFET相比,功耗减少50%,性能提升30%,面积减小了50%。

IBM全球首发的2nm芯片上,也用到了纳米片GAA技术。今年6月底,三星宣布与新思合作的3nm GAA试产芯片已经成功流片。根据目前的消息来看,预计三星会在2022年推出早期GAA技术的制程3GAE,在2023年推出基于MBCFET的3GAP。

英特尔也在近期的Intel Accelerated发布会中宣布,将在其20A工艺节点中引入其GAA技术RibbonFET,预计2024年上半年推出。而台积电则在今年的技术论坛上宣布,FinFET技术只会用到3nm,2nm将用纳米片晶体管来取代现有结构。

然而令许多人不解的是,GAA中通道的命名有纳米线、纳米片和纳米带,这些究竟是营销术语不同,还是另有玄机呢?

纳米线、纳米带与纳米片

其实这些并不是花哨的营销术语,而是对通道物理特质不同的描述。纳米线的宽度和通道厚度基本相近,而纳米片则选择了更大的宽度,纳米带则是一个折中的方案,也可以看做是宽度更小的纳米片。

那么不同的通道对其性能又有何影响呢?由于2D结构约束所带来优秀的短沟道特性,纳米线在低功率应用上的表现更好。而纳米片因为更大有效宽度实现了更大的接触面积,载流性能要更为优异,适合一些高性能的应用。

虽然通道有所差异,但三星等厂商都不约而同的采用了堆叠通道的方式来继续增加GAA结构的载流性能。不过FinFET中的鳍并不能无限叠加,GAA中的通道也是如此。这种载流能力的提升速度会随着源极/漏极外延处的寄生电阻而减慢,不仅如此,栅极电容也会随着通道数的增加而增大,因此为了保证最小的RC延迟,GAA一般会选择3或4的通道数。

2nm及之后的晶体管结构

至于2nm及之后的晶体管结构,比利时微电子研究中心(IMEC)提出了一种新的替代结构,名为分叉片(Forksheet)。该结构中,这些纳米片由分叉式的栅极结构来控制,这种结构在栅极图案化之前,为pMOS和nMOS之间引入了一个绝缘强,将p栅极沟道和n栅极沟道隔绝开来,提供了比FinFET和纳米片都要窄的np间距。

由此,分叉片可以提供更好的面积和性能扩展能力,并将单元高度从5T减小至4.3T,也实现了更低的寄生电容。

为了挺进1nm这一制程,单元高度的要求也减小至了3T,但由于布通率的限制,即便是分叉片也无法满足这一条件。因此,IMEC又推出了名为CFET的技术,一种互补的FET。CFET的概念就是将nFET叠在pFET上,从而提供了更多内部单元布线的自由,并减小了单元面积。

在IMEC的初步评估中,运用CFET技术的4T FinFET在功耗和性能的表现上,可以打平甚至超过5T的标准FinFET,而且占用面积还要小25%。至于运用了CFET的纳米片晶体管,不仅逻辑单元高度可以做到3T,还能提供额外的性能提升。

结语

就像平面晶体管自然演进至FinFET一样,FinFET也将让位给GAAFET。CMOS器件在结构上演化的过程,也是半导体不断挑战摩尔定律的过程。除此之外,其实也有不少公司正在探索CMOS之外的晶体管方案,试图消除CMOS本身的一些缺点,比如英国公司Search For The Next推出的Bizen。

但从现在追求PPA的潮流来看,这些方案还远远不能成为市场主流。2022年之后的半导体市场,高NA的EUV光刻机和GAAFET必将成为5nm制程以下的关键因素。

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